工作職責(zé)：
1.頂層/塊級RTL（Verilog或System Verilog）設(shè)計，集成和測試。
2.與RF / Analog設(shè)計團(tuán)隊(duì)合作，為PLL，A / D，D / As等模擬電路實(shí)現(xiàn)校準(zhǔn)算法和控制功能（在Verilog中）。
3.為數(shù)字接收器和發(fā)送器（例如FIR濾波器和增益控制）設(shè)計并實(shí)現(xiàn)數(shù)字信號處理功能。
4.設(shè)計并實(shí)現(xiàn)微處理器/內(nèi)存/外圍設(shè)備控制。
5.與測試團(tuán)隊(duì)合作，以驗(yàn)證數(shù)字和模擬無線電功能。
6.開發(fā)用于無線電測試平臺的FPGA設(shè)計（Altera / Xilinx）。
7.開發(fā)用于無線電原型平臺的FPGA設(shè)計（Altera / Xilinx）。
8.針對功率，性能，面積和時序優(yōu)化ASIC。
9.參與ASIC的物理設(shè)計：綜合，掃描插入，ATPG，平面布置，布局和布線，時序收斂，形式驗(yàn)證，靜態(tài)時序分析，后注釋仿真。
工作要求
1. 5年以上ASIC / FPGA設(shè)計，驗(yàn)證或相關(guān)工作知識；
2.具有Verilog，System Verilog或VHDL的RTL設(shè)計；
3.蜂窩系統(tǒng)知識（GSM，CDMA，WCDMA，LTE，NR）；
4.連接系統(tǒng)知識（GPS，藍(lán)牙，WIFI）；
5.了解無線電收發(fā)器，數(shù)字信號處理，微處理器；
6.使用Quartus或Vivado的FPGA設(shè)計；
7.熟悉前端，中端，后端ASIC設(shè)計工具（Cadence / Synopsys）；
8.熟悉實(shí)驗(yàn)室設(shè)備（邏輯分析儀，示波器，頻譜分析儀）；
9.具有腳本工具（如Perl，Matlab）的經(jīng)驗(yàn)；
10.優(yōu)秀的溝通，人際關(guān)系，團(tuán)隊(duì)合作能力；
11.工程學(xué)或相關(guān)領(lǐng)域的學(xué)士學(xué)位優(yōu)先資格。
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